This commit is contained in:
veypi
2021-12-22 17:10:35 +08:00
parent 564847851b
commit 65e2409fae
18 changed files with 428 additions and 34 deletions
+14
View File
@@ -0,0 +1,14 @@
# FPGA 笔记
### 学习路线
- [参考](https://b23.tv/3ptHBH)
- HDL: verilog/vhdl/systemverilog
- [hdlbits](https://hdlbits.01xz.net/wiki/Main_Page)
- 数电 电路 数字信号处理
- 开发流程:rtl设计 仿真验证 逻辑综合 布局布线 时序收敛 硬件测试
-